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Scientific Reports Band 13, Artikelnummer: 9416 (2023) Diesen Artikel zitieren

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Obwohl Analog-Digital-Wandler (ADCs) wichtige Komponenten in integrierten Mixed-Signal-Schaltkreisen (IC) sind, wurde ihre Leistung im letzten Jahrzehnt nicht wesentlich verbessert. Um eine radikale Verbesserung zu erreichen (kompakte, stromsparende und zuverlässige ADCs), kann Spintronik aufgrund ihrer Kompatibilität mit CMOS und breiten Anwendungen in den Bereichen Speicherung, neuromorphes Computing usw. als geeigneter Kandidat angesehen werden. In dieser Arbeit wird ein Proof-of-Concept eines 3-Bit-Spin-CMOS-Flash-ADC unter Verwendung von magnetischen Tunnelkontakten mit In-Plane-Anisotropie (i-MTJs) und einem Spin-Orbit-Torque-Schaltmechanismus (SOT) entworfen, hergestellt und charakterisiert . In diesem ADC spielt jeder MTJ die Rolle eines Komparators, dessen Schwelle durch die Technik der Schwermetallbreite (HM) festgelegt wird. Ein solcher Ansatz kann den ADC-Fußabdruck reduzieren. Auf den experimentellen Messungen basierende Monte-Carlo-Simulationen zeigen, dass die Prozessschwankungen/Fehlanpassungen die Genauigkeit des vorgeschlagenen ADC auf 2 Bit begrenzen. Darüber hinaus betragen die maximale differenzielle Nichtlinearität (DNL) und die integrale Nichtlinearität (INL) 0,739 LSB (niederwertigstes Bit) bzw. 0,7319 LSB.

ADCs übersetzen analoge Eingaben in digitale Ausgaben und spielen eine entscheidende Rolle in Computersystemen1,2,3,4. Mit dem aufkommenden Computing in Memory (CiM) zur Implementierung tiefer neuronaler Netze (DNN) steigt der Bedarf an kompakten ADCs mit geringem Stromverbrauch5,6,7. Die herkömmlichen ADCs leiden unter der Technologieskalierung aufgrund der großen Prozessvariation und der geringeren Leistung in skalierten Knoten. Laut der kürzlich veröffentlichten Roadmap für ADC zeigt die ADC-Leistung mit der aktuellen Technologie in den nächsten Jahren keine offensichtliche Verbesserung in Bezug auf Auflösung, Fläche und Stromverbrauch8. Eine vielversprechende Lösung kann der Übergang von der herkömmlichen komplementären Metalloxid-Halbleitertechnologie (CMOS) zu neuen Hybridtechnologien wie der Spin-CMOS-Technologie9 sein.

Der magnetische Tunnelübergang (MTJ) ist aufgrund seiner Kompatibilität mit CMOS, Nichtflüchtigkeit, hoher Retentionszeit und langer Lebensdauer ein vielversprechender Kandidat als spintronisches Gerät für viele Anwendungen10,11,12. Ein MTJ besteht aus einer Oxidschicht, die zwischen zwei ferromagnetischen (FM) Schichten liegt. Die Magnetisierungsrichtung einer der FMs ist fest und wird als Pinned Layer (PL) bezeichnet, während die andere, die entlang ihrer leichten Achse umgeschaltet werden kann, als Free Layer (FL) bezeichnet wird. Wenn die Magnetisierungsrichtungen von FL und PL parallel sind, befindet sich das Gerät im parallelen Zustand (P-Zustand), in dem der MTJ einen niedrigen Widerstand aufweist (logisch „0“), wohingegen, wenn die Magnetisierungsrichtung von FL in ist Gegenrichtung des PL befindet sich das Gerät im antiparallelen Zustand (AP-Zustand) und zeigt einen hohen Widerstand (logisch „1“). Die magnetische Ausrichtung des FL kann angepasst werden, indem ein Ladestrom (ISTT) über den Spin-Transfer-Torque-Mechanismus (STT) durch den MTJ geleitet wird13. Eine der Herausforderungen bei dieser Schaltmethode besteht jedoch darin, dass die dünne Oxidschicht durchbrochen werden kann, wenn das Gerät einer hohen ISTT-Menge ausgesetzt ist, was zu einer Verringerung der Zuverlässigkeit und Lebensdauer von MTJs führt14. Um dieses Problem zu lösen und gleichzeitig die Schalteffizienz zu verbessern, wurden auf Spin-Orbit-Torque (SOT) basierende MTJs vorgeschlagen. Bei SOTs fließt ein Ladestrom (ISOT), der größer als der kritische Ladestrom (ISOT,krit) ist, durch ein Schwermetall (HM), und die Umschaltung erfolgt durch SOT durch den Spin-Hall-Effekt (SHE)16,17.

Kürzlich wurde über mehrere Arbeiten zum Entwurf von ADC unter Verwendung von SOT-basiertem MTJ berichtet8,18,19,20,21. Jiang et al.8 haben einen spintronischen ADC entwickelt, der auf SHE und spannungsgesteuerter magnetischer Anisotropie (VCMA) basiert. Um ISOT,crit jedes MTJ abzustimmen, wird eine Widerstandsleiter verwendet, um unterschiedliche Spannungen an den MTJs bereitzustellen. Ein solcher Ansatz leidet unter Leistungsaufwand und Zuverlässigkeitsproblemen18. In anderen Arbeiten18,19,20,21 wird ein konischer HM zwischen MTJs geteilt, bei dem die Breite des HM (wHM) so konstruiert ist, dass ISOT,crit abgestimmt wird. Um bei solchen Ansätzen den Zustand jedes MTJ zu erfassen, fließt ein Strom durch den MTJ (ISens). Wenn man jedoch bedenkt, dass der gemeinsame HM den unteren Kontakt der MTJs bildet, werden ISens nur einen Teil des HM passieren. MTJs erfahren abhängig von ihrer Position auf dem gemeinsamen HM einen unterschiedlichen unteren Kontaktwiderstand. Es ist erwähnenswert, dass unterschiedliche HM-Breiten offensichtlich zu unterschiedlichen HM-Widerständen im Pfad führen und dieser Widerstand größer wird, wenn MTJs weit entfernt vom mit der Erde verbundenen HM-Anschluss platziert werden. Je größer der Widerstand des HM im Strompfad ist, desto größer ist die Verschlechterung des Magnetowiderstands (MR) und desto geringer ist die Lesezuverlässigkeit. Um dieses Problem zu lösen, verwenden einige Arbeiten einen Side-Reading-Ansatz18,19, während andere Arbeiten einen Dummy-Quantisierer verwenden, um jeden MTJ-Widerstand zu erfassen20. Der Widerstandsunterschied der benachbarten HMs wird durch Anpassen der Größe des Transistors in der Erfassungsschaltung21 ausgeglichen. Bei den vorgeschlagenen Lösungen ist jedoch die Erhöhung der Komplexität der Sensorschaltung ein Kostenfaktor für die Minderung des Problems der MR-Verschlechterung. In diesem Artikel wird der Proof-of-the-Concept der Implementierung eines ADC auf Basis spintronischer Geräte untersucht, der Designrichtlinien für zukünftige Spin-CMOS-ADCs liefert. Zu diesem Zweck wird ein Spin-CMOS-ADC vorgeschlagen, entworfen und charakterisiert, bei dem der SOT-basierte MTJ und sein ISOT,crit als Komparator bzw. Referenzstrom (Iref) in herkömmlichen Flash-ADCs im Strommodus fungieren. Trotz der in der Literatur vorgeschlagenen Strukturen 18, 19, 20 werden in dieser Struktur SOT-basierte MTJs (i-SOT-MTJ) mit In-Plane-Anisotropie in parallelen Zweigen platziert, um den MR-Abzug und die Komplexität der Erfassungsschaltung zu verringern . Der Einfluss des HM-Widerstands auf den MR wird durch den Vergleich der Messdaten, die aus der von Ghanatian et al.20 vorgeschlagenen Struktur extrahiert wurden, mit dem in diesem Artikel vorgestellten Ansatz gezeigt. Um die MR-Werte zwischen den beiden Ansätzen zu vergleichen, wird i-SOT-MTJ verwendet. Ghanatian et al.20 verwendeten jedoch SOT-basierte MTJs (p-SOT-MTJ) mit senkrechter Anisotropie, bei denen die Richtung der leichten Achse der magnetischen Schichten (dh FL und PL) senkrecht zur Ebene der magnetischen Schichten verläuft. Im Vergleich zu i-SOT-MTJ bietet p-SOT-MTJ mehrere Vorteile, darunter schnelles Umschalten und Skalierbarkeit22. Bei p-SOT-MTJ ist das Schalten jedoch nicht deterministisch und es ist ein externes Magnetfeld erforderlich, was zu einer Erhöhung der Komplexität und der Empfindlichkeit gegenüber Prozessschwankungen führt. Um dieses Problem zu lösen, wurden verschiedene Techniken wie spannungsgesteuerte magnetische Anisotropie (VCMA)23, Exchange Bias (EB)24 und durch STT unterstütztes SOT20 vorgeschlagen. Aus fertigungstechnischer Sicht bestehen p-SOT-MTJ-Stapel normalerweise aus ultradünnen Co/Pt-Mehrfachschichten. Dies erfordert zwei zusätzliche Targets in den Depositionssystemen. Darüber hinaus liegen in der vorgeschlagenen umgekehrten MTJ-Struktur (siehe Abschnitt „Methoden“) die Referenzschichten über dem MTJ. Die durch die unteren Schichten verursachte Rauheit ist hoch und es ist schwierig, die Eigenschaften der senkrechten magnetischen Anisotropie (PMA) zu gewährleisten. Angesichts der Herausforderungen bei der Nanofabrikation haben wir uns für die Verwendung eines Stapels entschieden, bei dem die FL leicht aus der Ebene geneigt ist, wie von Tarequzzaman et al.25 beschrieben. Die Messergebnisse zeigen, dass die MR-Werte des vorgeschlagenen ADC höher sind als die der von Ghanatian et al.20 vorgeschlagenen Struktur, was bedeutet, dass die Lesezuverlässigkeit in der vorgeschlagenen Struktur verbessert werden kann.

Bei dem in diesem Dokument vorgeschlagenen Ansatz wird der Eingangsstrom (Iin) auf jeden Zweig kopiert und falls Iin höher als ISOT,krit ist, schaltet der MTJ um. Daher kann sich ISOT,crit jedes MTJ wie Iref in den CMOS-Flash-ADCs im aktuellen Modus verhalten. Alle MTJs werden in den P-Zustand versetzt und wenn Iin > ISOT,crit, wird der MTJ in den AP-Zustand geschaltet. wHM ist so abgestimmt, dass der ISOT,crit jedes MTJ mit den Referenzströmen (Iref, 2Iref, 3Iref, …) des Strommodus-CMOS-Flash-ADC kompatibel ist. Darüber hinaus wird eine Monte-Carlo-Simulation durchgeführt, um die Auswirkungen der Prozessschwankungen/Fehlanpassungen von MTJs und Transistoren auf die Referenzströme des ADC zu analysieren. Hierzu wird eine Zufallsvariable mit Gaußverteilung für MTJ betrachtet. Der Mittelwert und die Standardabweichung (σ) der Variablen werden durch die Messdaten von MTJs definiert. Darüber hinaus wurden die Variationen der CMOS-Schaltung (der Stromspiegel von Iin) einbezogen, um die Referenzströme des ADC zu extrahieren.

Das Prinzip des SOT-Schaltmechanismus im FL des SOT-basierten MTJ ist in Abb. 1a dargestellt. In dieser Struktur fließt ein Ladestrom (ISOT) entlang der x-Richtung durch den HM. Der SHE im HM erzeugt einen reinen Spinstrom in z-Richtung, der entlang der y-Richtung spinpolarisiert ist. Dieser reine Spinstrom erzeugt einen STT, der die FL-Magnetisierung bei einer kritischen Spinstromdichte (JSOT,krit) umschalten kann, die für alle nominell identischen MTJs ähnlich ist. Die Umwandlungseffizienz zwischen der Ladungsstromdichte und der Spinstromdichte wird durch den Spin-Hall-Winkel \(\theta\) beschrieben. Der ISOT,krit kann also durch 26,27,28 beschrieben werden

mit der kritischen Änderung der Stromdichte (JSOT,krit)\(,\) der Elektronenladung e, dem Elektronenspin, ausgedrückt durch die reduzierte Plancksche Konstante \(\frac{\mathrm{\hslash }}{2}\) und dem HM Dicke tHM. Somit ist der zum Schalten erforderliche Ladestrom proportional zu wHM, was die Abstimmung der kritischen Ladeströme in diesen Geräten relativ einfach macht.

(a) Das Konzept der SOT-Umschaltung (b) Das Blockdiagramm des Flash-ADC im Strommodus. Die Iref- und Komparatorblöcke können durch SOT-basierte MTJ ersetzt werden. (c) 3-Bit-Spin-CMOS-Flash-ADC (paralleles Design) (d) 3-Bit-Spin-CMOS-Flash-ADC (serielles Design).

Das Schema des Strommodus-Flash-ADC, der aus den Blöcken Eingang, Iref, Komparator und Thermometercode für binäre Encoder (T2B) besteht, ist in Abb. 1b dargestellt. Flash-ADCs werden in zwei Gruppen eingeteilt: (1) Spannungsmodus und (2) Strommodus. Strommodus-Flash-ADCs haben gegenüber Spannungsmodus-ADCs einige Vorteile, wie z. B. einen geringeren Stromverbrauch und die Möglichkeit, mit kleineren Versorgungsspannungen zu arbeiten21. Der Eingangsblock erstellt mehrere Kopien von Iin, dann vergleicht der Komparatorblock diese Kopien mit Referenzströmen, die vom Iref-Block kommen. Die Ausgänge des Komparatorblocks werden vom T2B-Encoder codiert und Binärdaten, die dem Eingangssignal entsprechen, werden als ADC-Ausgang generiert. Daher sind im n-Bit-CMOS-Flash-ADC im Strommodus 2n − 1 Kopien von Iref mit unterschiedlichen Gewichten (dh Iref0, 2Iref0, …, (2n − 1)Iref0) und Iin erforderlich. Die Hauptidee der vorgeschlagenen Arbeit besteht darin, die Stromspiegelschaltungen, die zum Erzeugen verschiedener Kopien von Iref benötigt werden, sowie den Komparatorblock durch einen MTJ zu ersetzen, wie in Abb. 1b dargestellt. Da es sich bei den Iref-Werten um Multiplikationen von Iref0 handelt, nimmt die Größe der Transistoren in der Stromspiegelschaltung zunehmend zu. Durch den Ersatz von Iref- und Komparatorblöcken durch einen MTJ können Platz- und Nichtübereinstimmungsprobleme gemindert werden. Wie in Abb. 1b gezeigt, fließt ISOT als Eingangsstrom (Iin) durch den HM von T2 nach T3 und wie bereits erwähnt fungiert der SOT-basierte MTJ als Komparator; daher vergleicht es Iin mit seinem ISOT,crit (verhält sich wie der Iref-Block). Um den MTJ-Widerstand zu erfassen, fließt ein Strom (ISens) durch den MTJ und einen Teil des HM von T1 nach (T2/T3). Der 3-Bit-Spin-CMOS-Flash-ADC in zwei verschiedenen Designs, den sogenannten parallelen und seriellen Designs, ist in Abb. 1c bzw. d dargestellt. In beiden Fällen werden sieben i-SOT-MTJs verwendet, um einen ADC mit 3 Bit Auflösung zu erstellen. Durch die Konstruktion des wHM können ISOT und Crits so abgestimmt werden, dass durch Erhöhen des wHM der erforderliche Strom zum Schalten des MTJ zunimmt29. Zu diesem Zweck sollte das wHM jedes MTJ ordnungsgemäß gestaltet sein, um sicherzustellen, dass ISOT,crits für MTJ1, MTJ2, …, MTJ7 gleich ISOT,crit, 2ISOT,crit, 3ISOT,crit, … bzw. 7ISOT,crit sind. Beim seriellen Design18,19,20 werden MTJs über HMs in Reihe geschaltet. Wie in Abb. 1d gezeigt, kann durch Verwendung dieses Designs der Eingabeblock (dargestellt in Abb. 1b), der aus den Iin-Spiegelzweigen besteht, entfernt werden. Allerdings verschlechtert der HM-Widerstand (abhängig von der MTJ-Position) den MR und die Lesezuverlässigkeit. Wenn beispielsweise T2 (Abb. 1d) mit der Erde verbunden ist, beträgt der von ISens erfasste Widerstand von T1,7 bis T2 gemäß dem in Abb. 1b dargestellten äquivalenten Widerstandsnetzwerk des MTJ RMTJ7 + 1/2 RHM7 + RHM6 + ⋯ + RHM1. Daher ist der MR für MTJ1 RMTJ7(AP) − RMTJ7(P))/(RMTJ7(P) + 1/2RHM7 + RHM6 + ⋯ + RHM1), wobei RMTJ(AP) und RMTJ(P) MTJ-Widerstände sind, wenn MTJ befindet sich jeweils im AP-Zustand und im P-Zustand. Darüber hinaus führt der unterschiedliche Widerstand von T1 jedes MTJ zu einer Erhöhung der Komplexität der Erfassungsschaltung. Um dieses Problem zu entschärfen, wird in diesem Artikel ein paralleles Design vorgeschlagen, wie in Abb. 1c dargestellt. In dieser Struktur sind MTJs getrennt und der HM-Widerstand, der von T1 jedes MTJ aus gesehen wird, ist nahezu gleich, wenn sich alle MTJs im gleichen Zustand befinden. Iin sollte jedoch von aktuellen Spiegeln (dem Eingabeblock) kopiert und in jeden MTJ eingespeist werden. In beiden Designs wird das Ergebnis des Vergleichs zwischen Iin und ISOT,crit in jedem MTJ als Spannungssignal dargestellt (Vouti (1 ≤ i ≤ 7)). Der T2B-Encoderblock erzeugt einen 3-Bit-Digitalausgang (B0, B1, B2) basierend auf Vouti. Die Einzelheiten des Schaltungsdesigns zur Erfassung von MTJ-Zuständen und T2B werden in21 dargestellt.

Die mikroskopischen Bilder der seriellen und parallelen Designs sind in Abb. 2a bzw. b dargestellt. Abbildung 2c zeigt den MR im Vergleich zum minimalen Widerstand (den Widerstand, den ISens sieht, wenn sich der MTJ im P-Zustand befindet) für die beiden Designs. Bei der seriellen Ausführung ist T2 mit der Masse verbunden. Eine MR-Abhängigkeit von der Position des MTJ wird für das serielle Design beobachtet, bei dem der MR-Unterschied zwischen dem niedrigsten (gehört zu MTJ7) und dem höchsten (für MTJ1) etwa 47 % beträgt. Der MR für die MTJs mit einer Breite von 4,2 µm ist im Vergleich zu den anderen MTJs am niedrigsten, da, wie bereits erwähnt, der Widerstand von T1,7 bis T2 größer ist. Im Allgemeinen ist der MR im seriellen Design aufgrund des großen HM-Widerstands niedriger als im parallelen Design. Darüber hinaus ist die Abhängigkeit von MR von der MTJ-Position im parallelen Design viel geringer, da der Widerstand von T1 jedes MTJ zum Boden gesehen RMTJ + RHM/2 beträgt.

(a) Bilder vom optischen Mikroskop des seriellen Designs und (b) des parallelen Designs. (c) MR als Funktion des Mindestwiderstands für serielle und parallele Designs für unterschiedliche wHM, fügen Sie die Widerstandsschwankung ein.

Der Proof of Concept der Implementierung eines 3-Bit-Flash-ADC auf Basis des spintronischen Bauelements kann anhand der Messdaten aus der Charakterisierung der Parallelkonfiguration untersucht werden. Zu diesem Zweck wird der Versuchsaufbau von Abb. 3a zur Charakterisierung der MTJs verwendet. Alle MTJs werden zunächst in den AP-Zustand versetzt, indem ein externes Gleichstrommagnetfeld mit einer Amplitude von 19 mT entlang + y angelegt wird. Anschließend wird das externe Magnetfeld entfernt und ISOT über T2 in den HM injiziert. Anschließend wird ISens (ein Gleichstrom) mit einer Amplitude von 100 µA von einer Source-Meter-Einheit angelegt, um den Widerstand zwischen T1 und T3 zu messen. Dieser Widerstand beträgt gemäß dem äquivalenten Widerstandsnetzwerk von MTJ (Abb. 1b) RMTJ + 1/2 RHM. Bei dieser Messung wurde für die Proben festgestellt, dass die Änderung ihres Widerstands nach dem Umschalten (RMTJ(AP) − RMTJ(P)) und ihres MR mehr als 68 Ω bzw. 20 % beträgt. Abbildung 3b zeigt den MTJ-Widerstand gegenüber ISOT in Abwesenheit des externen Magnetfelds für 7 MTJs mit unterschiedlichem wHM. Der positive (negative) Strom treibt das Umschalten vom P-Zustand in den AP-Zustand (AP-Zustand in P-Zustand) voran. In dieser Arbeit wird der P-Zustand als Anfangszustand des MTJ 3-Bit-Spin-CMOS-Flash-ADC betrachtet und der Wechsel vom P-Zustand in den AP-Zustand erfolgt (während der Konvertierungsphase im ADC20) beim kritischen Ladestrom genannt ISOT,krit (P). Während der Reset-Phase im ADC werden MTJs bei dem kritischen Ladestrom namens ISOT,crit (AP) in ihren Ausgangszustand zurückgeschaltet, wobei die Stromrichtung entgegengesetzt zu ISOT,crit (P) ist. Darüber hinaus wird, wie in den erhaltenen RI-Schleifen gezeigt, die Breite der RI-Schleife mit zunehmendem wHM größer, was bedeutet, dass, wie in Gl. (1) Mit zunehmendem wHM steigen ISOT,crit (AP) und ISOT,crit (P).

(a) Die schematische Ansicht des Versuchsaufbaus, der zur Charakterisierung des SOT-basierten MTJ verwendet wird. (b) Die RI-Schleife für verschiedene wHM.

Die Boxplots von ISOT,krit (P) für sieben Zellen sind in Abb. 4a dargestellt. Der wHM der Zellen 1, 2, … und 7 beträgt 0,6 µm, 1,2 µm, … bzw. 4,2 µm. Wie in dieser Abbildung gezeigt, führt eine Erhöhung des wHM zu einem zunehmenden Trend bei ISOT,crit (P). σ von ISOT,krit für Zelle 1, Zelle 2, … und Zelle 7 beträgt 1,6 mA, 1,7 mA, 3,45 mA, 1,36 mA, 4,16 mA, 3,77 mA bzw. 3,94 mA. Die Verteilung von ISOT, Krit (P) und HM-Widerstand (RHM), die in sieben Zellen unterteilt ist, ist in Abb. 4b dargestellt. Der Trend zur Erhöhung von ISOT,crit mit RHM gemäß der Gleichung ISOT,crit (P) = const./RHM [Gl. (1) und RHM = const./(tHM × wHM)] können in dieser Abbildung beobachtet werden. Solche großen Abweichungen führen zu Nichtlinearität, fehlendem Code und Problemen mit geringer Genauigkeit im ADC-Design basierend auf den MTJs. Die Wechselvariation kann mit dem Problem der Domänenwanddynamik in Verbindung gebracht werden22. Nach dieser Erfahrung sind die lateralen Abmessungen der Nanosäulen jedoch zu klein, um domänenwandbezogene Effekte zu zeigen. Solche Effekte hängen eher mit ungleichmäßigen Magnetisierungsstrukturen wie Wirbelzuständen, C-Zuständen oder einer Magnetisierungsrotation in die Richtung außerhalb der Ebene zusammen30,31. In dieser Arbeit kann eine gleichmäßige Magnetisierung in der Ebene erwartet werden, da die freie Schicht sehr dünn und der Durchmesser der Nanosäulen recht groß ist (200 nm). Solche Zufallsverteilungen werden auf die Variationen im wHM, tHM und MTJ zurückgeführt. Insbesondere ist tHM dünn und die absolute Variation ist groß, was zu einer großen Variation der tatsächlichen HM-Stromdichte führt. Umgekehrt führt dieser Fehler unter Berücksichtigung der nominalen HM-Dicke zu einer Variation des Spin-Hall-Winkels. Die Reduzierung dieser Variation stellt eine technische Herausforderung dar und kann durch eine Verbesserung der Nanosäulendefinition oder durch den Verzicht auf eine umgekehrte Struktur, sodass das SOT-Material auf der Oberseite der Nanosäule hergestellt wird, überwunden werden.

(a) Die Boxplots von ISOT,krit (P) für 7 Zellen mit unterschiedlichen wHMs (0,6 µm, 1,2 µm, 1,8 µm, 2,4 µm, 3 µm, 3,6 µm, 4,2 µm). (b) Die Verteilung von ISOT,crit (P) und RHM für 7 Zellen. (c) Der Durchschnitt von ISOT,ctit (P) für jede Zelle im Vergleich zum Nominalwert von wHM.

ISOT,krit (P) versus wHM ist in Abb. 4c dargestellt, in der die quadratischen Punkte und die durchgezogene Linie die Messdaten bzw. eine Anpassungslinie darstellen. In dieser Abbildung stellt jeder Punkt die Durchschnittsdaten jeder Zelle dar, die aus Abb. 4a extrahiert wurden. Die Anpassungslinie zu den Daten mit einem R-Quadrat (R2) von 0,8243 stellt eine lineare Beziehung zwischen ISOT,krit und wHM dar, die in Gleichung (1) erwähnt wird. (1). Diese lineare Abhängigkeit ermöglicht das lineare ADC-Verhalten. Aus der Anpassungslinie können wir die charakteristische kritische Stromdichte des Geräts JSOT,krit = 0,6 × 1012 A m−2 bestimmen, die beschreibt, wie effizient der SOT-Strom die MTJs schalten kann, was die Präzision dieses ADC beeinflusst. Tarequzzaman et al.26 führten eine Studie über den kritischen Strom durch, der erforderlich ist, um Schwingungen in ähnlichen MTJ-Nanosäulen zu induzieren. Es ist jedoch zu beachten, dass in der genannten Studie als HM Tantal verwendet wurde. In dieser speziellen Untersuchung ermittelten Tarequzzaman et al.26 einen kritischen Stromwert für Schwingungen von JSOT,krit = 0,33 × 1012 A m−2. Es ist zu beachten, dass ein direkter Vergleich zwischen der aktuellen Studie, die sich auf den kritischen Strom zum Schalten konzentriert, und der vorherigen Studie aufgrund des deutlich größeren kritischen Stroms, der zum Schalten erforderlich ist, nicht möglich ist. Darüber hinaus weist Wolfram, das in dieser aktuellen Studie verwendete Material, im Vergleich zu Ta eine höhere Effizienz als SOT-Material auf. Trotz dieser Unterschiede lässt sich jedoch aus diesem Vergleich in Bezug auf die Referenz immer noch eine vernünftige Größenordnung ableiten. Es ist zu bedenken, dass der Einsatz der β-W-Phase den kritischen Strom weiter reduzieren kann, was durch zusätzliche Verfahrenstechnik erreicht werden könnte.

Die Eigenschaften der differentiellen Nichtlinearität (DNL) und der integralen Nichtlinearität (INL) für den vorgeschlagenen ADC sind in Abb. 5a dargestellt. Der maximale DNL und INL beträgt 0,739 LSB (5 mA) bzw. 0,7319 LSB. Die Simulationsergebnisse werden durch ein Verhaltensmodell für MTJs in Verilog-A gewonnen, das aus der Messung extrahiert wird. In diesem Modell ist ISOT,krit der Mittelwert jeder Zelle, die aus Abb. 4c extrahiert wird. Die CMOS-Schaltkreise (die Stromspiegel für Iin) werden mit Cadence in TSMC 180 nm-Technologie simuliert. Eine Monte-Carlo-Simulation wird durchgeführt, um die Auswirkungen der Prozessschwankungen/Fehlanpassungen der MTJs und CMOS-Schaltkreise auf die Referenzströme des ADC zu bewerten. Die in Abb. 5b dargestellten Verteilungen der Referenzströme werden durch 300 Simulationsläufe erreicht. Jedes Diagramm enthält die Verteilungen von Prozessschwankungen und Fehlanpassungen der CMOS-Schaltung des Iin-Stromspiegels (Abb. 1c) sowie Prozessschwankungen des zugehörigen MTJ. Für jeden MTJ wird ein Verhaltensmodell betrachtet, das eine Variable mit einer Gaußverteilung enthält. Die Mittelwert- und σ-Werte der Variablen sind Abb. 4a entnommen. Eine Ausbeute von ± 2σ kann nur unterstützt werden, wenn MTJ1, MTJ2, MTJ4 und MTJ7 verwendet werden, während sich die Histogramme von MTJ3, MTJ5 und MTJ6 stark mit anderen Referenzstromverteilungen überlappen. Daher beträgt gemäß Abb. 4b die maximal verfügbare Genauigkeit des vorgeschlagenen ADC durch solche hergestellten MTJs 2 Bit. Die σ ​​für erste Ref.1, Ref.2, …, Ref.7 betragen 1,5 mA, 1,6 mA, 3,3 mA, 1,3 mA, 4 mA, 3,7 mA bzw. 3,8 mA. Die Werte von σ sind nahezu dieselben wie in Abb. 4a, was bedeutet, dass die Prozessvariation der MTJs im Vergleich zur Prozessvariation und Fehlanpassung der Transistoren dominant ist.

(a) DNL und INL des 3-Bit-Spin-CMOS-Flash-ADC. (b) Die Verteilungen der Referenzströme des ADC.

In diesem Artikel werden i-SOT-MTJs für die Implementierung eines 3-Bit-Spin-CMOS-Flash-ADC entworfen, hergestellt und charakterisiert. Die lineare Beziehung zwischen ISOT,krit und der HM-Breite wurde verifiziert und der Gütefaktor des i-SOT-MTJ (JSOT,krit) beträgt 0,6 × 1012 A m−2. Es werden sieben getrennte i-SOT-MTJs mit unterschiedlicher HM-Breite eingesetzt. In dieser Struktur spielen MTJ und sein ISOT,crit die Rolle der Komparatoren bzw. Iref-Blöcke im Flash-ADC. Daher entfallen die stromhungrigen Komparatoren und Stromspiegel, die Irefs in Flash-CMOS-ADCs im Strommodus erzeugen. Der zur Messung des MTJ-Widerstands verwendete Strom erfasst den HM-Widerstand von nur einem MTJ im Pfad, was zu einer erheblichen Verbesserung der MR- und Lesezuverlässigkeit führt. Die maximale INL und DNL liegen im Bereich von 0,7319 LSB bzw. 0,739 LSB. Darüber hinaus werden Monte-Carlo-Simulationen zur Abschätzung der ADC-Genauigkeit bei Vorliegen von Prozessschwankungen/-fehlanpassungen der MTJ- und CMOS-Transistoren durchgeführt. Die Simulationsergebnisse zeigen, dass die Genauigkeit des vorgeschlagenen ADC auf 2 Bit begrenzt ist, was durch eine zukünftige Verbesserung des MTJ-Herstellungsprozesses verbessert werden kann.

Es wurde ein invertierter MTJ-Stapel mit einer 3-Terminal-Geometrie vorgeschlagen, ähnlich denen, die in früheren Arbeiten26,32,33 verwendet wurden. Das MTJ besteht aus 15 W/ 1,4 CoFe40B20/MgO/2,2 CoFe40B20/0,85 Ru/2,5 CoFe30/6 IrMn/5 Ru/140 Cu/30 Ru (Dicken in Nanometern), abgeschieden auf Si (100)/200 nm thermischem SiO2 mittels Magnetron Sputtern. Die MgO-Dicke sollte ein Widerstandsflächenprodukt (R × A) von 12 Ω µm2 aufweisen, da unter 10 Ω µm2 eine Abnahme des Tunnelmagnetowiderstands (TMR) beobachtet wird34. Durch Stromtransportmessungen in der Ebene zeigte der Stapel einen R × A von 14,3 Ω µm2 und einen TMR von 144 %. Wolfram (W) im Stapel wurde aufgrund seines hohen Spin-Hall-Winkels in der β-Phase als Schwermetall ausgewählt. Diese Phase ist jedoch nur für W-Dicken von wenigen Nanometern (< 6 nm) möglich36, was für die Geräteherstellung eine ziemliche Herausforderung darstellt, da es den Haltepunktspielraum für die Säulenätzung verringert. Durch Anpassen der Abscheidungsbedingungen oder Einbeziehen einiger Defekte ist es möglich, die Dicke des β-W37,38 zu erhöhen. Als Kompromiss haben wir uns für die Verwendung einer 15-nm-W-Schicht entschieden. Daher ist es wahrscheinlich, dass sich diese Schicht in den vorgestellten Geräten in der α-W-Phase befindet.

Der Nanofabrikationsprozess ist derselbe, der von Tarequzzaman et al.32 beschrieben wurde. Mithilfe der Elektronenstrahllithographie (EBL) wurden Nanosäulen mit einem Durchmesser von 200 nm strukturiert, und zum Ätzen wurde ein Ionenstrahlfrässystem verwendet. Durch die in das Ätzsystem integrierte Sekundärionen-Massenspektrometrie war es möglich, die Ätzung zu steuern und innerhalb der 15-nm-W-Schicht zu stoppen. Um die elektrische Isolierung und physikalische Stabilität sicherzustellen, wurden die Nanosäulen in 800 nm dickes SiO2 eingebettet und durch Ionenstrahlfräsen mit streifendem Einfall planarisiert, um die Oberseite der Säule freizulegen. Die EBL wurde auch verwendet, um die untere Elektrode der HM-Linie mit einer Länge von 6 µm und einer Breite von 0,6 bis 4,2 µm zu definieren. In den anderen Lithografien wurde direktes Laserschreiben verwendet, um den elektrischen Kontakt mit den oberen und unteren Elektroden herzustellen.

Nach der Nanofabrikation wurden die Geräte 2 Stunden lang bei 300 °C getempert, wobei ein Magnetfeld von 1 T entlang der gleichen Achsenrichtung wie das während der Abscheidung verwendete Feld angelegt wurde, um die synthetischen antiferromagnetischen Schichten zu fixieren. Nach dem Glühen weist die freie Schicht aus 1,4 nm dickem CoFe40B20 eine magnetische Anisotropie in der Ebene auf32.

Die Daten, die die Ergebnisse dieser Studie stützen, sind auf begründete Anfrage beim entsprechenden Autor erhältlich.

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Diese Arbeit wurde teilweise durch das Marie Sklodowska Curie Individual Fellowship (IF) für das SHADE-Projekt unter der Vertragsnummer 897733 und teilweise durch das Horizon 2020 FETOPEN-Programm der Europäischen Union im Rahmen des Projekts SpinAge, Grant ID 899559, unterstützt.

Fakultät für Elektrotechnik und Informationstechnik, Universität Aarhus, 8200, Aarhus, Dänemark

Hamdam Ghanatian, Hooman Farkhani & Farshad Moradi

International Iberian Nanotechnology Laboratory (INL), 4715-330, Braga, Portugal

Luana Benetti, Pedro Anacleto, Tim Bohnert und Ricardo Ferreira

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HG, HF und FM konzipierten und führten die Forschung durch und schrieben das Manuskript zusammen mit TB, LB und LB, PA, RF, die die MTJ-Proben für Tests und Charakterisierungen herstellten, die von HG, LB, PA, TB und RF durchgeführt wurden

Korrespondenz mit Hamdam Ghanatian oder Farshad Moradi.

Die Autoren geben an, dass keine Interessenkonflikte bestehen.

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Nachdrucke und Genehmigungen

Ghanatian, H., Benetti, L., Anacleto, P. et al. Spin-Orbit-Torque-Flash-Analog-Digital-Wandler. Sci Rep 13, 9416 (2023). https://doi.org/10.1038/s41598-023-35845-7

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Eingegangen: 31. Januar 2023

Angenommen: 24. Mai 2023

Veröffentlicht: 09. Juni 2023

DOI: https://doi.org/10.1038/s41598-023-35845-7

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